急~~fpga控制rtl8019as芯片，怎么用verilog实现复位啊？

用fpga控制rtl8019as芯片，需要通过它的管脚和芯片的复位引脚相连，并向其输入一个大于1ms的高电平以实现复位，问怎么用verilog实现啊？求解答

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output o_rst_8019;
reg [11:0]rst_cnt;
assign o_rst_8019 = rst_cnt[11]; //这个位伍游州宽取决于你的输入时钟，自腔蔽己磨森算好
always@(posedge i_clk or negedge i_rst_n)
begin
if(~i_rst_n)
rst_cnt <= 12'hfff;
else if(rst_cnt[11] == 1'b1)
rst_cnt <= rst_cnt - 1'd1;
end

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